多路电源上电时序设计与保护¶
难度：🟡 中级 | 领域：电源系统 | 关键词：Power Sequencing, Latch-up, Supervisor, PG | 阅读时间：约 15 分钟
日常类比¶
酒店若客房门禁先开、安保系统未启动，会出漏洞。多轨电源也一样：输入输出（I/O）电压若先于内核电压建立，芯片可能闩锁甚至损坏。上电/下电顺序与复位释放，是系统“开门顺序”[1][2]。
摘要¶
说明闩锁与总线冲突风险、常见时序策略（电阻电容延迟、电源正常 Power Good、专用时序器、电源管理集成电路 PMIC）、监控与热插拔注意。延迟毫秒数为示意，以器件手册为准[3]。
1. 为何时序重要¶
互补金属氧化物半导体（CMOS）寄生可控硅结构在引脚过压/反偏时可能触发大电流闩锁（Latch-up）。多电源器件还规定轨间最大电压差；违反可导致内部二极管导通或状态机异常[1][4]。下电顺序同样关键，避免“内核先掉、I/O 仍驱动”。
| 风险 | 典型场景 |
|---|---|
| 闩锁/过应力 | I/O 先于内核 |
| 总线冲突 | 未复位就释放外设 |
| 浪涌 | 大电容轨同时启动 |
| 反灌 | 热插拔或双供电路径 |
2. 实现手段¶
| 方法 | 优点 | 代价 |
|---|---|---|
| RC + 使能脚 | 便宜 | 精度差、温度漂移 |
| 前级 PG 链式使能 | 简单可靠 | 轨多时链条长 |
| 复位/电源监控芯片 | 阈值准、带复位 | 功能有限 |
| 时序控制器/PMIC | 可编程、可遥测 | 成本与软件 |
设计要点：每轨确认上升时间与单调性；复位在全部关键轨稳定并满足手册延迟后再释放；故障时按安全顺序关断[3][5]。
3. 保护与验证¶
欠压锁定（Under-Voltage Lockout, UVLO）、过流、热关断与电源正常（Power Good, PG）互联，避免“半上电”运行。用示波器同时抓各轨与复位：检查过冲、反灌、顺序与最坏输入电压/负载[6]。
IoT 网关等多轨例子：常先内核/内存相关轨，再 I/O 与以太网物理层（PHY），最后释放复位——具体以 SoC 手册时序图为准，不可照搬经验值[2]。
4. 局限、挑战与可改进方向¶
1. RC 延迟不可靠¶
局限：批次与温度使窗口漂移，临界时偶发失败。 改进：改 PG 链式或时序器；量产抽测温循[3]。
2. 手册时序图被忽略¶
局限：抄参考设计却换了电源芯片导致违例。 改进：变更电源必重新对照 SoC 时序表做示波验证[2][4]。
3. 下电与掉电未设计¶
局限：只做上电，现场掉电损坏闪存或闩锁。 改进：对称下电；掉电检测提前写回/复位[5]。
4. 热插拔反灌¶
局限：外部 5 V 经电阻灌入未上电 3.3 V 域。 改进：理想二极管/负载开关；输入钳位与路径管理[6]。
总结¶
多轨系统把“顺序、阈值、复位、故障关断”写成可验证规格，用 PG/时序器落实，并用多通道示波在最坏条件下闭环。
参考文献¶
[1] JEDEC / industry latch-up testing and CMOS parasitic SCR notes. [2] SoC multi-rail power-up sequencing requirements (vendor datasheets). [3] Power sequencer and supervisor IC application notes (TI/ADI/Maxim class). [4] Absolute maximum ratings for voltage differences between rails. [5] Power-down sequencing and brownout reset best practices. [6] Hot-plug and reverse-current blocking for multi-supply boards. [7] PMIC integrated sequencing state machines. [8] Power Good timing and monotonic ramp guidelines. [9] Inrush management when enabling large bulk capacitors. [10] Oscilloscope multi-rail bring-up checklists. [11] UVLO threshold selection vs battery end-of-life. [12] FPGA/SoC bank sequencing special cases.